عنوان انگلیسی مقاله: 1-Bit Sub Threshold Full Adders in 65nm CMOS Technology
عنوان فارسی مقاله: جمع کننده کامل 1 بیتی زیر آستانه ای در فناوری تراشه هاى نیمه هادى اکسید فلزى تکمیلى 65 نانومتری
فرمت فایل ترجمه شده: فایل Word ورد 2007 یا 2003 (Docx یا Doc) قابل ویرایش
تعداد صفحات فایل ترجمه شده: 13
_______________________________________
چکیده
در
این مقاله، جمع کننده کامل (FA) نوینی ارائه می گردد که برای عملکرد با
توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، بر پایه گیتهای XOR
اصلاح شده ای طراحی گشته که با هدف کمینه سازی مصرف توان در ناحیه
زیرآستانه ای عمل می کنند. نتایج شبیه سازی شده با مدلهای استاندارد CMOS
65 نانومتر انجام شده است. نتایج شبیه سازی، یک بهبود 5 تا 20 درصدی را در
بازه فرکانسی 1Khz تا 20MHz و ولتاژهای تغذیه زیر 0. 3V نشان میدهد.
مقدمه
تغییر
مقیاس ولتاژ تغذیه یکی از موثرترین راهها در کاهش مصرف توان مدارهای
دیجیتال است. کارایی این روش بعلتوجود رابطه درجه دوم میان مصرف توان
دینامیک و ولتاژ تغذیه می باشد. اما در این روش، عملکرد مدار به خاطر رابطه
معکوس تاخیر مدار با سطح جریان کاهش می یابد. به همین علت، ولتاژ آستانه
را در فرایندهای زیرمیکرونی عمیق برای رفع این مشکل کاهش می دهند. کاهش
ولتاژ آستانه، منجر به افزایش نمایی جریان زیرآستانه می گردد که امکان
استفاده از این ناحیه (زیرآستانه) را در مدارهای منطقی ارزیابی با کران
نویز قابل قبول می دهد. بدون اعمال روشهای خاص، عملکرد زیرآستانه ای سبب
کاهش سرعت پاسخگویی (به سبب کاهش جریان) می شود. جریان مورد ارزیابی در این
حالت، جریانی است که در ولتاژ گیت سورس کوچکتر یا مساوی ولتاژ آستانه و
ولتاژ تغذیه نزدیک به ولتاژ آستانه رخ می دهد.